반도체 신뢰성 hot carrier effect는 회로에 어떤 영향을 주는가 section 2

Electron이 gate oxide에 trapping되어 발생하는 hot carrier 현상이 회로 동작에서 어떤 영향을 미치는지 간단하게 알아볼 수 있습니다. 바로 invertor 동작에서 확인이 가능합니다.

 

 

위 그림에서 hot carrier 발생 영역이라고 표기한 부분은 invertor에서 NMOSFET이 켜질 때입니다. 즉 NMOSFET이 적절한 timing에서 켜지지 못하면 Vout의 감소 level의 timing에 변화가 생기게 됩니다. 아래 그림에서 알 수 있듯이, NMOSFET이 적절한 타이밍에 켜지지 않기 때문에 Vout의 감소 timing에 차이가 발생함을 알 수 있습니다. 역으로 Vout에서 해당 시간에 0을 만들어야 하는데, NMOSFET의 hot carrier 열화로 특정 timing에서 0을 충분히 만들지 못하는 상황이 발생한다는 뜻입니다. 만약, 이 회로가 단순한 invertor가 아니라 ring oscillator처럼 invertor가 여러 개 묶여 있는 구조라면 timing shift가 엄청나게 발생할 수 있음을 예상할 수 있습니다. 정확한 clock을 만들지 못한다는 뜻이 되겠습니다.

 

 

그렇다면, hot carrier effect는 어떤 상황에서 제일 최악으로 발생할까요? 첫번째 포스팅에서 잠깐 언급을 했었던 것처럼, electron이 많을수록 hot carrier effect는 최대로 발생합니다. Electron이 가장 많을 때는 impact ionization이 최대가 됐을 때 electron hole pair가 최대로 발생하며 이때의 electron이 hot carrier 열화 현상을 극대화 시킬 수 있게 됩니다.

 

이 열화 현상은 시간이 주어져야 발생하는 현상입니다. 에너지를 충분히 얻은 hot carrier가 oxide 내부에 trapping이 되어야만 하기 때문에 시간의 term도 중요한 부분입니다. 따라서 매우 짧은 시간에는 이러한 현상이 잘 보이지 않고, 오랜 시간 트랜지스터를 사용하면 해당 열화 현상이 보이기 시작합니다. 그렇다면 hot carrier 열화가 최대로 발생한다는 조건은 어떻게 확인을 해야 할까요?

 

Hot electron이 가장 많이 발생하는 시점을 찾는 것이 답입니다. Electron-hole pair가 impact ionization에 의해 발생되며, gate에서 substrate로의 electric field 방향에 의해 hole은 substrate로 흘러 들어가게 됩니다. 이것이 바로 대학교 교과서에서 흔히 보는 substrate current인 bell shape입니다. Bell shape은 특정 전압 조건에서 gate 전압을 변화시켰을 때, substrate로 흘러 들어가는 hole의 양이 마치 종 모양을 하고 있다고 해서 bell shape이라고 불리고 있습니다. 가끔 시험 문제로 bell shape이 생기는 이유에 대해서 설명하라고 제출이 됩니다. Source/substrate/drain 의 energy band diagram을 그려 보시면 왜 impact ionization이 변할 수밖에 없는지 쉽게 이해할 수 있을 것이라 생각됩니다. Bell shape 모양과 hot carrier 관련 자료가 더 궁금하신 분은 구글에서 stanford EE311로 검색하시면 스탠포드 대학교 강의 자료를 보실 수 있습니다.

 

Bell shape이 나타나는 조건에서 hot carrier 열화를 invertor 동작처럼 평가하여 문제가 있는지 없는지 평가를 하게 됩니다. 그렇다면 이러한 문제점은 과거에만 있었을까요? 아니면 지금도 문제가 되고 있을까요? Hot carrier 열화 현상은 과거에도 있었지만, 지금도 매우 심각한 열화 현상으로 여전히 학계에서 연구되고 있습니다. 특히 트랜지스터의 channel 길이가 짧아지면서 electric field가 더 커지게 되어 더욱 열화 현상이 증가하고 있습니다. 더 깊이 들어 가고 싶지만, 해당 내용은 반도체 소자 study 관련 자료에서 한번 다루도록 하겠습니다.